W9725G6KB-25 Puce DRAM ic DDR2 SDRAM 256Mbit 16Mx16 1.8V 84-Pin WBGA

Description de produit

W9725G6KB-25 puce DRAM ic DDR2 SDRAM 256Mbit 16Mx16 1.8V 84 broches WBGA
 
Puce DRAM DDR2 SDRAM 256Mbit 16Mx16 1.8V 84-Pin WBGA
 
1. DESCRIPTIF GENERAL

Le W9725G6KB est une SDRAM DDR2 256M bits, organisée en 4 194 304 mots  4 banques  16 bits.Cet appareil atteint des taux de transfert à grande vitesse jusqu'à 1066 Mo/s/broche (DDR2-1066) pour les applications générales.W9725G6KB est classé selon les niveaux de vitesse suivants : -18, -25, 25I et -3.Les pièces de qualité -18 sont conformes à la spécification DDR2-1066 (7-7-7).Les pièces de qualité -25 et 25I sont conformes à la spécification DDR2-800 (5-5-5) ou DDR2-800 (6-6-6) (les pièces de qualité industrielle 25I sont garanties pour supporter -40°C ≤ TCASE ≤ 95°C).Les pièces de grade -3 sont conformes à la spécification DDR2-667 (5-5-5).Toutes les entrées de commande et d'adresse sont synchronisées avec une paire d'horloges différentielles alimentées en externe.Les entrées sont verrouillées au point de croisement des horloges différentielles (CLK montant et CLK descendant).Toutes les E/S sont synchronisées avec une paire DQS asymétrique ou DQS-DQS différentielle de manière synchrone avec la source.

2. CARACTÉRISTIQUES  Alimentation : VDD, VDDQ = 1,8 V ± 0,1 V  Architecture Double Data Rate : deux transferts de données par cycle d'horloge  Latence CAS : 3, 4, 5, 6 et 7  Longueur de Burst : 4 et 8  Bi -les stroboscopes de données différentiels directionnels (DQS et DQS) sont transmis/reçus avec les données Alignés sur les bords avec les données de lecture et alignés au centre avec les données d'écriture Masques de données (DM) pour les données d'écriture  Les commandes entrées sur chaque front CLK positif, les données et le masque de données sont référencés aux deux bords de DQS  Latence additive programmable CAS publiée prise en charge pour rendre la commande et l'efficacité du bus de données  Latence de lecture = Latence additive plus CAS Latence (RL = AL + CL)  Réglage de l'impédance Off-Chip-Driver (OCD) et On-Die-Termination (ODT) pour une meilleure qualité du signal  Opération de précharge automatique pour les rafales de lecture et d'écriture Mise hors tension préchargée et mise hors tension active  Masque de données d'écriture  Latence d'écriture = Lire Latence - 1 (WL = RL - 1)  Interface : SSTL_18  Emballé dans une bille WBGA 84 (8x12,5 mm2), utilisant des matériaux sans plomb conformes RoHS.

Informations relatives à l'appareil :