EPM7128AETC100-10N MAX7000A EPM7128 CPLD Dispositif logique programmable complexe

EPM7128AETC100-10N MAX7000A Circuits intégrés (CI) EPM7128 CPLD (Complex Programmable Logic Devices)

EPM7128AETC100-10N MAX7000A Circuits intégrés (CI) EPM7128 CPLD (Complex Programmable Logic Devices)

Circuit intégré CPLD 128MC 10NS 100TQFP

Spécification:

L'architecture du MAX 7000A comprend les éléments suivants :

Blocs de tableau logique (LAB)

Macrocellules

Termes du produit d'extension (partageable et parallèle)

Réseau d'interconnexion programmable

Blocs de contrôle d'E/S L'architecture du MAX 7000A comprend quatre entrées dédiées qui peuvent être utilisées comme entrées à usage général ou comme signaux de contrôle globaux à grande vitesse (horloge, effacement et deux signaux d'activation de sortie) pour chaque macrocellule et broche d'E/S .

Description générale:

Les appareils MAX 7000A (y compris MAX 7000AE) sont des appareils haute densité et hautes performances basés sur l'architecture MAX de deuxième génération d'Altera.Fabriqués avec la technologie CMOS avancée, les dispositifs MAX 7000A basés sur EEPROM fonctionnent avec une tension d'alimentation de 3,3 V et fournissent 600 à 10 000 portes utilisables, ISP, des retards broche à broche aussi rapides que 4,5 ns et des vitesses de compteur allant jusqu'à 227,3 MHz.Les appareils MAX 7000A dans les niveaux de vitesse -4, -5, -6, -7 et certains -10 sont compatibles avec les exigences de synchronisation pour un fonctionnement à 33 MHz de la spécification de bus local PCI du groupe d'intérêt spécial PCI (PCI SIG).

Caractéristiques:

Dispositifs logiques programmables (PLD) hautes performances basés sur EEPROM 3,3 V construits sur l'architecture Multiple Array MatriX (MAX®) de deuxième génération (voir tableau 1)

Programmabilité intégrée au système (ISP) 3,3 V via la norme IEEE Std.Interface JTAG (Joint Test Action Group) 1149.1 avec capacité avancée de verrouillage des broches - Circuit de programmabilité intégrée au système (ISP) du MAX 7000AE conforme à la norme IEEE Std.1532 - Circuits ISP des appareils EPM7128A et EPM7256A compatibles avec IEEE Std.1532

Circuit de test de balayage périphérique (BST) intégré conforme à la norme IEEE Std.1149.1

Prend en charge le langage de test et de programmation standard JEDEC Jam (STAPL) JESD-71

Fonctionnalités ISP améliorées – Algorithme ISP amélioré pour une programmation plus rapide (à l'exception des appareils EPM7128A et EPM7256A) – Bit ISP_Done pour assurer une programmation complète (à l'exception des appareils EPM7128A et EPM7256A) – Résistance de pull-up sur les broches d'E/S pendant la programmation dans le système

Brochage compatible avec les appareils populaires 5.0-V MAX 7000S

PLD haute densité allant de 600 à 10 000 portes utilisables

Plage de température étendue.

Plus de fonctionnalités :

Retards logiques broche à broche de 4,5 ns avec des fréquences de comptage allant jusqu'à 227,3 MHz

L'interface d'E/S MultiVoltTM permet au cœur de l'appareil de fonctionner à 3,3 V, tandis que les broches d'E/S sont compatibles avec les niveaux logiques de 5,0 V, 3,3 V et 2,5 V

Nombre de broches allant de 44 à 256 dans une variété de paquets plats quadruples minces (TQFP), de paquets plats quadruples en plastique (PQFP), de matrices à billes (BGA), de boîtiers FineLine BGATM peu encombrants et de supports de puces J-lead en plastique (PLCC) .Prend en charge la connexion à chaud dans les appareils MAX 7000AE

Structure de routage continu PIA (Programmable Interconnect Array) pour des performances rapides et prévisibles

Compatible PCI

Architecture compatible avec les bus, y compris le contrôle programmable de la vitesse de balayage

Option de sortie à drain ouvert

Registres de macrocellules programmables avec commandes individuelles d'effacement, de préréglage, d'horloge et d'activation d'horloge

États de mise sous tension programmables pour les registres de macrocellules dans les appareils MAX 7000AE

Mode d'économie d'énergie programmable pour une réduction de puissance de 50 % ou plus dans chaque macrocellule

Distribution de terme de produit d'extension configurable, permettant jusqu'à 32 termes de produit par macrocellule

Bit de sécurité programmable pour la protection des conceptions propriétaires

Signaux d'activation de sortie 6 à 10 broches ou logiques

Deux signaux d'horloge globale avec inversion optionnelle

Ressources d'interconnexion améliorées pour une meilleure routabilité

Temps de configuration d'entrée rapides fournis par un chemin dédié de la broche d'E/S aux registres de macrocellule

Contrôle de vitesse de balayage de sortie programmable

Broches de masse programmables

Prise en charge de la conception logicielle et placement et routage automatique fournis par les systèmes de développement d'Altera pour les PC Windows et Sun SPARCstation, et les stations de travail HP 9000 Series 700/800 Prise en charge supplémentaire de la saisie de conception et de la simulation fournie par les fichiers netlist EDIF 2 0 0 et 3 0 0 , bibliothèque de modules paramétrés (LPM), Verilog HDL, VHDL et d'autres interfaces vers les outils EDA populaires de fabricants tels que Cadence, Exemplar Logic, Mentor Graphics, OrCAD, Synopsys, Synplicity et VeriBest Prise en charge de la programmation avec l'unité de programmation principale d'Altera (MPU ), le câble de communication MasterBlasterTM série/bus série universel (USB), le câble de téléchargement de port parallèle ByteBlasterMVTM et le câble de téléchargement série BitBlasterTM, ainsi que le matériel de programmation de fabricants tiers et tout fichier JamTM STAPL (.jam), Jam Byte-Code Testeur en circuit compatible File (.jbc) ou Serial Vector Format File (.svf).

MAX7000A Informations de commande :

EPM7032AE

EPM7064AE

EPM7128AE

EPM7256AE

EPM7512AE